環旭電子 | 迎戰 AI 算力的下一道關卡：1.6T 光通訊模組的設計與製造

09/07/2026

迎戰 AI 算力的下一道關卡：1.6T 光通訊模組的設計與製造

作者: 羅一鈞，環旭電子研發中心技術副處長

大語言模型（LLM）與生成式AI的爆發，讓全球資料中心的架構正在經歷一場前所未有的「速度與激情」。當全世界的目光都集中在 GPU 算力提升了多少倍、記憶體頻寬（HBM）擴展到多大時，資料中心內部卻正遭遇一個致命的瓶頸：「網路通訊傳輸的物理極限」。

為了餵飽動輒數萬顆 GPU 的叢集運算，AI 資料中心的網路拓撲架構正以前所未有的速度，從主流的 400G、800G 全面朝向 1.6T挺進。高速光收發模組正迎來前所未有的設計、驗證與製造挑戰。AI 算力能否持續擴張，不只取決於 GPU，更取決於連接 GPU 的高速光通訊。能否整合高速電學、散熱、光學、驗證與先進製造能力，則成為1.6T 光模組的競爭核心。

AI 算力成長，網路通訊成為新瓶頸

IEEE 透過 IEEE 802.3dj Task Force 推進 200G/lane（每通道 200 Gbps）的基礎技術，為 800G 及 1.6T 建立標準。OIF 主導複數介面（CEI-224G）專案，推動 224G-class 電氣傳輸介面的實用化，這是驅動 1.6T 交換器晶片與光收發模組連接的關鍵。Ethernet 確立 800G 為當前 AI 基礎設施的主流升級目標，而 1.6T 則定位為下一代大規模叢集與主幹網的核心骨幹。

在傳統的雲端運算網路中，流量多屬於使用者與伺服器之間的「南北向流量」。然而，在 AI 叢集運算中，GPU 與 GPU 之間需要進行密集的參數同步與梯度交換，產生了龐大的「東西向流量」。當電氣訊號在傳統銅纜中的傳輸距離與頻寬達到極限時，高速光收發模組便成為維繫算力心臟跳動的「血管」。從 800G 到 1.6T，不僅僅是數據傳輸量翻倍。以 1.6T OSFP 2×DR4 或 DR8 架構為例，電氣介面單通道速率已躍升至 200 Gb/s PAM4。這種幾何級數增長的速率，帶來了三個極其殘酷的物理現實：訊號失真、高溫功耗與光學對位失準。

設計挑戰：SI/PI、熱模擬與光學模擬的三重奏

超高頻下的訊號完整性與電源完整性 (SI/PI)

要把 1.6T 的超高速率塞進一個小小的 OSFP封裝模組內，研發階段的模擬設計能力直接決定了產品的成敗。當單通道速率突破100 Gb/s，PCB 板材上的銅箔走線、過孔、連接器引腳都會變成「微型天線」，引發嚴重的串擾、反射與高頻衰減。

SI（訊號完整性）挑戰：設計團隊必須精準控制阻抗，優化 PCB 疊構。在 1.6T 時代，傳統的高速板材已不敷使用，必須導入高階的mSAP或 Substrate PCB製程技術，以極細的線寬線距與極低的介電損耗，以確保訊號在數公分之內的傳輸品質。
PI（電源完整性）挑戰：伴隨高階數位訊號處理器（3nm DSP）的導入，瞬間抽載電流極大。如何確保電源分配網路（PDN）在高速切換時維持超低漣波，避免電壓驟降影響雷射驅動與訊號判斷，是 SI/PI 協同設計的關鍵。

Fig1. 訊號/電源完整性模擬示意範例 SI/PI simulation Example

「寸土寸金」下的散熱：熱模擬

一個800G光通訊模組的功耗大約在 16.5W 左右，而1.6T 光通訊模組隨著內部晶片集成度提高，散熱壓力成倍增長。如果模組內部溫度超過70°C 的工業級臨界點，雷射的光調變振幅(OMA)會急劇下降，壽命也會縮短。開發初期必須透過先進的熱模擬軟體，針對內部 DSP、TIA（轉阻放大器）、雷射晶片進行流場與熱傳導模擬。再來，需要針對結構優化：優化外殼散熱鰭片結構、選擇極高導熱係數的介面材料（TIM），甚至在模組內設計熱橋，將熱量精準導向外殼，是確保高達 20W 以上功耗模組穩定運作的核心。

Fig2. 散熱模擬示意範例 [ 註J50: 雷射二極體 / U50: 光子積體電路(PIC) ]

微米級的光路控制：光學模擬

不論是採用傳統的 InP（磷化銦）雷射還是前瞻的矽光子技術（Silicon Photonics, PIC），光學訊號從雷射器發出，經過透鏡、隔離器，再打入光纖陣列（FAU），這條路徑上的容許誤差往往只有微米（μm）甚至奈米級(nm)。利用 TracePro、Zemax 等高階光學模擬軟體，必須在設計階段就精確模擬光束在空間中的耦合效率。預先計算光學元件表面的反射損耗與偏振相關損耗（PDL），避免在實際組裝時，因微小的公差導致發射光功率不足或色散超標。有關於光學模擬結果，將會於後續文章再以範例詳述。

驗證挑戰：從光眼圖到 BERT 的極限測試

設計得再完美，高速光收發模組也必須在實驗室通過殘酷的量測考驗，而 800G/1.6T 的測試儀器與方法已進入全新的維度。在 PAM4（四階脈衝振幅調變）訊號下，波形不再是簡單的「0 與 1」，而是由四個電平組成「三個眼圖」。任何微小的訊號干擾都會導致「眼牆」變薄，讓接收端無法正確解碼。

Fig3. 光眼圖 - 1.6T光收發模組示意範例

為了驗證1.6T光收發模組的實際效能，專業的光通訊實驗室必備兩大核心驗證利器：

高速取樣示波器（High-Speed Sampling Scope）：用於即時捕捉高達 100Gbaud 以上的光學眼圖，精確量測 TDECQ (Transmitter and Dispersion Eye Closure Quaternary)。TDECQ數值是衡量高速光收發模組發射端品質最關鍵的指標，數值越低，代表訊號品質越好。(≤3.4dB)
誤碼率測試儀 (BERT, Bit Error Rate Tester)：高速網通晶片雖然具備前向糾錯碼（FEC）功能，但在未糾錯前，模組的物理誤碼率必須控制在嚴格的門檻之內（例如 2.4x10-4以下）。透過 BERT 發送數十億個偽隨機碼（PRBS），在不同溫度、不同電壓的邊界條件下進行壓力測試，確保模組在長達數萬小時的運作中不會無預警斷線。

Fig3. 光通訊驗證核心設備 1.6T Keysight N1093A Oscilloscope (左圖) & EXFO BA-1600 BERT (右圖)

製造挑戰：先進封裝與自動化光學組裝

隨著 1.6T 產品全面往矽光（SiPh）與更高密度的方向發展，傳統的表面黏著技術（SMT）已無法完全滿足光收發模組的製造需求。這時，電子製造與半導體先進封裝的融合變成了主戰場。高速光收發模組量產製程，主要依靠一條高度整合的工藝流程。

高密度 SMT 與覆晶封裝：內部 DSP 與 PIC 晶片引腳極多且密。製造端必須具備 KGD（Known Good Die）的篩選與測試能力，並導入高精度的覆晶黏晶機（Flip-Chip Bonder），確保晶粒在打線與貼合製程中達到微米級的對位精度，防範空焊或應力導致的微裂紋。
固晶/打線結合 (Die/Wire Bonding) 與元件整合： 除了 SMT，模組內部的微型光電元件（如 TIA、PIN 光電二極體）需要極高精度的固晶與打線技術，將寄生電感降到最低，以維持高頻頻寬。
自動光纖對位技術：光學元件（雷射、透鏡、FAU光纖陣列）的組裝不能再單靠機台的機械死定位，而必須採用「主動式光纖對位」。亦即在組裝時讓雷射通電發光，由自動化機台一邊微調位置、一邊偵測收光功率，直到找到功率最高點（耦合效率最佳點）的瞬間，在最佳耦合位置以適當波長、照度與時間的 UV 光進行膠材固化。
UV膠參數優化：UV膠在固化過程中會產生微小的體積收縮，這常常是導致光路偏位、量產良率下滑的元兇。必須掌握極其精密的 UV 膠固化時間、強度與波長參數優化，才能確保批量生產時的 UPH（每小時產能）與高良率。

從 800G 的全面普及到 1.6T 的先鋒插旗，高速光收發模組的開發已經不是單一設計公司或單一代工廠能獨立完成的任務。它是一場結合了高頻電學、微觀光學、精密熱力學與半導體級製造工藝的跨界聯合作戰。

作為全球電子設計與製造服務的領先者，USI環旭電子憑藉其強大的研發能量，在設計端提供業界領先的 SI/PI 高速訊號設計、先進熱模擬與光學模擬；在驗證端，擁有專業的光通訊實驗室，包含Sampling Scope 與 BERT 誤碼率測試設備，能大幅縮短客戶產品研發初期的驗證週期。更重要的是，在製造端，我們擁有從高密度 SMT、KGD Flip-Chip、Die/Wire Bonding，到自動光纖對位與完整的終端測試能力。在AI算力大步向前的 2026 年，透過這種從「虛擬模擬」到「實體量產」的一站式完整解決方案，USI環旭電子無疑將成為全球品牌客戶與資料中心巨擘在建構下一代高速 AI 網路時，最值得信賴的技術與製造後盾。

常見問答（FAQ）

Q1：為什麼 200G/lane 會提高 1.6T 光模組的 PCB 設計難度？
答：在 200G/lane 高速介面下，PCB 走線、過孔及連接器造成的插入損耗、反射與串擾更加顯著。因此，設計端必須精準控制阻抗、優化 PCB 疊構，並採用低介電損耗材料與高密度製程。

Q2：電源完整性（PI）如何影響 1.6T 光收發模組的穩定性？
答：高速 DSP 在切換時會產生快速變化的負載電流。若電源分配網路（PDN）出現過大漣波或電壓驟降，可能影響 DSP、雷射驅動器及接收電路，因此需透過 PI 模擬優化供電路徑與去耦設計。

Q3：1.6T 光模組的熱模擬主要分析哪些項目？
答：熱模擬主要分析 DSP、TIA、雷射二極體與光子積體電路（PIC）的溫度分布及熱傳路徑，並據此優化散熱鰭片、熱介面材料（TIM）與熱橋設計，降低熱點對光學效能與可靠度的影響。

Q4：光學模擬如何降低 1.6T 光模組的耦合損耗？
答：光學模擬可預測雷射、透鏡、隔離器與光纖陣列（FAU）之間的光束傳播及耦合效率，並分析反射損耗、偏振相關損耗（PDL）與微米級組裝公差，降低實際組裝後的光功率損失。

Q5：TDECQ 數值與 Pre-FEC BER 分別驗證哪些訊號特性？
答：TDECQ 用於評估 PAM4 發射端的光訊號品質，數值越低通常代表發射品質越佳；Pre-FEC BER 則量測前向錯誤更正前的原始誤碼率，用以確認接收鏈路是否具備足夠的解碼裕量。

Q6：為什麼 1.6T 光模組製造需要 KGD 與 Flip-Chip 製程？
答：KGD（Known Good Die）可在組裝前篩選功能正常的裸晶，降低高價值模組的後段失效風險；Flip-Chip 則以高密度、短互連方式整合 DSP 與 PIC，有助於降低寄生效應並提升高速訊號性能。

Q7：主動式光纖對位與 UV 膠固化為何會影響量產良率？
答：主動式光纖對位會在雷射發光狀態下即時調整元件位置，以取得最佳光耦合效率；固定過程若受到 UV 膠固化收縮影響，可能造成光路偏移，因此需精準控制膠材、照射波長、強度與固化時間。