USI | 揪出回流焊炉里的翘曲风险：260°C 下的 3D「等高线地图」

11/09/2026

揪出回流焊炉里的翘曲风险：260°C 下的 3D「等高线地图」

作者：Kevin Hong, 制程工程部经理

一片 AI 伺服器主机板上，可能有上万颗直径不到 1 mm 的锡球，要在约 260°C 的回焊炉中同时熔化、同时凝固，才能把晶片牢牢焊在电路板上。麻烦的是，封装受热时不会乖乖保持平整，而会像烤箱里的洋芋片般微微弯曲。

在一次新元件导入中，我们实测一颗 21 mm 见方的 BGA 封装：260°C 时翘曲达 229 µm，距离 JEDEC 规格上限 230 µm 仅差 1 µm。元件「合格」，却站在悬崖边，若照传统做法只依球距套用标准钢板开孔，四个角落的锡球很可能被压扁、彼此黏连而短路。USI 环旭电子制程团队的解法，是在第一次试产之前，先用 Shadow Moiré 把翘曲「看清楚」，再把数据转换成钢板开孔设计。

晶片为什么会在回焊炉里「弯腰」？

BGA（Ball Grid Array，球栅阵列封装）把晶片接脚做成底部一整片锡球阵列。封装由晶片、基板、封胶等材料迭成，各材料的热膨胀系数（CTE）不同，受热后有的伸得多、有的伸得少，整片封装便随之弯曲，原理就像温度计里的双金属片。

翘曲分为凹形（Concave，记为负值）与凸形（Convex，记为正值）。两者都会让锡球与电路板的距离不一致：距离太远，锡球沾不到锡膏，形成无润湿空焊（NWO）、枕头效应（Head-in-Pillow）或焊点过度拉伸；距离太近，锡球被压扁外扩，就会和邻居黏成锡桥而短路（图 1）。AI 浪潮正放大这个问题。TrendForce 于 2026 年 8 月将全年 AI 伺服器出货成长预估上修至近 31%；为塞进更多算力，元件封装越做越大、焊球越来越多，电路板也越来越厚，留给制程的容错空间随之缩小。

图 1：BGA 封装翘曲可能引发的五种焊点缺陷（切片影像）

Shadow Moiré：替晶片拍一张「3D 等高线地图」

想象阳光穿过百叶窗，影子落在凹凸不平的墙上，会跟着起伏而弯曲。Shadow Moiré 正是这个原理的精密版：在样品上方放置一片刻有细密平行线的光栅，让白光斜射，光栅与它投在封装表面的影子互相迭加，产生明暗相间的迭纹条纹（Moiré fringes）。每一条纹就像一条等高线，相机拍下后经数位运算，即可还原整片封装的 3D 形貌（图 2）。此法具备全场（Full-field）、非接触、非破坏三项优点；量测时样品还会依回焊温度曲线加热到 260°C 再冷却，让我们在元件上线前就看清它在炉内的每个形变阶段。

图 2：Shadow Moiré（阴影迭纹法）量测原理示意

实测：一条贴着规格上限的翘曲曲线

研究对象是一颗薄型细间距 BGA（TFBGA）：21 × 21 mm、624 颗锡球、球距 0.8 mm、球径 0.5 mm。我们送测 6 颗样品，在 30°C → 260°C → 30°C 共 15 个温度点记录翘曲。结果显示(图3)，同一颗样品的Shadow Moiré 3D形貌图：红色代表较高、蓝色代表较低，封装在低温段呈凹形，约在 200°C 至 220°C 之间翻转为凸形；换句话说，锡膏熔融、焊点正要成形时，封装已经是凸形；到了 260°C，最大翘曲达 229 µm，大约是两、三根头发的直径。依 JEDEC SPP-024A，此类元件的允收范围是 −140 至 +230 µm（图 3）。凸形翘曲代表封装四角往下压向电路板。换算后，角落焊点的支撑高度（Standoff Height）从 0.5 mm 被压到约 0.271 mm，少了将近一半，锡球势必向侧面外扩。

图 3：TFBGA 样品(21x21mm、624球)在回焊温度曲线下的翘曲量测结果与 3D 形貌变化

三道算式，把翘曲数据变成钢板设计

SMT 制程以不锈钢钢板（Stencil）把锡膏印到电路板上，开孔大小决定每个焊点分到多少锡。推导分三步：

第一步，算总锡量。焊点体积＝锡膏中的锡＋锡球。原设计为 0.1 mm 厚钢板、18.5 mil（0.469 mm）方形开孔，锡膏约贡献 0.0110 mm³，加上锡球 0.065 mm³，总计约 0.076 mm³。
第二步，模拟压扁后的形状。锡量不变、高度变矮，焊点可视为椭球体（V＝4/3 × π × A × B × C）。代入后，角落焊点的水平半轴扩大到 0.367 mm。
第三步，算邻居间距。相邻焊点间隙 g＝球距 − A − B＝0.8 − 0.367 − 0.367＝0.066 mm，低于本案设定的 0.08 mm 安全门槛，锡桥风险明确。

我们比较两种减锡方案：17.0 mil 方形开孔可把间隙拉到 0.076 mm，仍不足；16.0 mil（0.406 mm）圆形开孔让每点锡膏减少约两成，间隙拉大到 0.082 mm，通过门槛（图 4）。

图 4：角落焊点受压变形示意，以及三种钢板开孔方案的焊点间距模拟

关键在于「局部」调整。依 240°C 的迭纹图，我们圈出四个角落各 2.0 × 2.0 mm 的高风险区，只让这 36 颗焊点改用 16 mil 圆形开孔，其余 588 颗维持原设计（图 5）。原因是凸形翘曲下，封装中央反而离电路板较远，需要足够锡量才不会空焊；全面缩孔，等于拆东墙补西墙。

图 5：钢板开孔配置优化，只对「该减的地方」减锡：仅四个角落 3×3 焊点改用 Ø16 mil 圆形开孔

量产验证：第一次就做对

导入优化钢板后，所有电路板经 X-ray 检查均未发现锡桥。侧视检查一整排 25 颗焊点，支撑高度全部落在 478.8 至 482.5 µm 之间，平均 481.4 µm，最大差距不到 4 µm（图 6）。封装虽在炉中弯曲，焊点最终依然整齐一致，新元件也因此在首次试产即达成零空焊、零短路。

图 6：量产焊点的侧视外观判定标准与支撑高度量测结果

从「试产后补救」到「试产前预防」

这项研究改变的不只是「一片钢板」，而是新元件导入的工作顺序：

面向	传统做法	USI 新做法
设计依据	依球距套用通用钢板准则，未考虑元件翘曲	依 Shadow Moiré 实测数据，局部设计高风险区开孔
验证时点	试产后才发现缺陷，再靠第二次试产或追加实验修正	首次试产前完成焊接风险评估与开孔设计
经验传承	仰赖设计准则与过往经验	建立新元件导入的翘曲审查与预警机制
供应商协作	元件问题多在量产端才浮现	翘曲超规可以数据回馈供应商改善

把风险挡在量产之前的「守门机制」

在电子制造供应链中，USI 环旭电子站在封装元件与终端系统的交会点。元件在板阶组装时的真实表现，往往要到我们的产线上才会显现。Shadow Moiré 数据让这个交会点成为一道预警闸门：若翘曲超出 JEDEC／JEITA 规格，我们能带着数据请供应商改善封装；若在规格内但风险偏高，就由制程设计提前化解。对客户而言，这意味着更少的试产回合与更稳定的量产良率。

这套方法也成为USI导入高焊球数 BGA（锡球逾一万颗）的 SMT 制程能力基础。随着 AI 加速器与高效能运算（HPC）封装持续放大，翘曲管理将从「出了问题再处理」，转为新产品开发的标准前置作业。USI 将持续以数据驱动制程设计，协助客户把愈来愈复杂的元件，一次就做对。

常见问题 Q&A

Q1：什么是 BGA 封装翘曲（Package Warpage）？为什么会造成 SMT 焊接缺陷？
A：封装翘曲是 BGA 元件在回焊升温过程中，因晶片、基板、封胶等材料的热膨胀系数（CTE）不同而产生的弯曲变形，分为凹形（负值）与凸形（正值）。翘曲会让锡球与电路板的距离不一致：距离过大易形成无润湿空焊（NWO）与枕头效应（Head-in-Pillow）；距离过小则锡球被压扁外扩，造成锡桥短路。

Q2：Shadow Moiré（阴影迭纹法）是什么？有什么优点？
A：Shadow Moiré 是一种全场、非接触、非破坏的光学量测技术。白光通过光栅投射到样品表面，光栅与其影子迭加产生迭纹条纹，相机拍摄后换算为 3D 形貌。它能在模拟回焊的温度曲线下（例如 30°C→260°C→30°C）连续量测，是先进制程开发中分析与预测封装翘曲的关键技术，量测方式可依循 JEDEC JESD22-B112A 与 JEITA ED-7306。

Q3：BGA 封装翘曲的允收标准是什么？
A：常用标准包括 JEDEC SPP-024A、JEDEC Publication 95 与 JEITA ED-7306，依球距、球径与封装尺寸订定允收值。以球距 0.8 mm、球径 0.5 mm、尺寸大于 15 mm 的 BGA 为例，JEDEC SPP-024A 规定的允收范围为 −140 µm 至 +230 µm。

Q4：如何把翘曲数据转换成钢板开孔设计？
A：USI 采三步骤：先以「锡膏体积＋锡球体积」计算焊点总锡量；再假设锡量守恒，以椭球体公式（V＝4/3 × π × A × B × C）模拟焊点受压后的水平尺寸；最后以 g＝球距 − A − B 计算相邻焊点最小间距。若间距低于安全门槛（本案为 0.08 mm），便缩小该区钢板开孔、减少锡膏量，直到间距达标。

Q5：为什么只调整四个角落的钢板开孔，而不是全面缩小？
A：本案封装在高温下呈凸形翘曲，四个角落被压向电路板，锡量过多容易短路；中央区域则离板较远，需要足够锡量才能避免空焊与枕头效应。因此 USI 只将四角各 3×3、共 36 颗焊点改为 Ø16 mil 圆形开孔，其余 588 颗维持 18.5 mil 方形开孔，同时兼顾两端风险。

Q6：这项优化的实际成效如何？
A：角落焊点最小间距由 0.066 mm 提升至 0.082 mm；量产后所有电路板经 X-ray 检查无锡桥；同一排 25 颗焊点的支撑高度落在 478.8～482.5 µm，平均 481.4 µm，一致性极高；新元件首次试产即达成零空焊、零短路。

Q7：这项技术对 AI 伺服器与高效能运算（HPC）产品有何意义？
A：AI 伺服器与 HPC 元件封装持续大型化、焊球数持续增加，翘曲造成的组装风险随之升高。以 Shadow Moiré 数据在试产前预测并化解焊接风险，可缩短新产品导入周期、减少试产回合，并提升量产良率。USI 也藉此建立了锡球数逾一万颗的高焊球数 BGA SMT 制程能力。